Question

书上的VHDL例子仿真结果错误，求助了

程序：
`timescale 1ns /1ns
module timedelay(A,B,EN,Z);
input A,B,EN;
output [0:3] Z;
wire Abar,Bbar;

assign #1 Abar = ~ A;
assign #1 Bbar = ~ B;
assign #2 Z[0] = ~ (Abar & Bbar & EN);
assign #2 Z[1] = ~ (Abar & B & EN);
assign #2 Z[2] = ~ (A & Bbar & EN);
assign #2 Z[3] = ~ (A & B & EN);
endmodule
仿真中的functional

仿真中的timing，与实际中的结果延时差了不少，不知道哪里的设置出了问题，，谢谢了

Answer 1

实际电路的延时与系统的时钟以及布局布线的状态相关，定义 timescale 1ns /1ns， #1这种延时方式只是仿真用的，与实际电路无关

追问

我就是在做仿真，书上画出来的仿真结果和自己做出来的不一样，改了半天也不行，不知道怎么了，麻烦了