Question

什么是电平上拉 下拉？

Answer 1

这个属于硬件问题。
数字电路有三种状态：高电平、低电平、高阻状态。
有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态。
对于悬空的引脚，由于它在IC内部没有接电阻，引脚上的电平是虚的。所以测得的是高电平。
一般使用 1k ~ 10k 1/10W 的电阻就够了。
需要用到上拉电阻和下拉电阻的情况还蛮多的， 画图比较麻烦。
上拉电阻：就是从电源高电平引出的电阻接到输出
1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。
2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。
需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时）
一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。
下拉电阻：和上拉电阻的原理差不多， 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。