Question

在quartus 9.0上运行verilog程序时，出现错误提示？

Error (10119): Verilog HDL Loop Statement error at tryfunct.v(20): loop with non-constant loop condition must terminate within 250 iterations
程序为
module tryfunct(clk,n,result,reset);
output [31:0]result;
input[2:0]n;
input reset,clk;
reg[31:0]result;
always@(posedge clk)
begin
if(!reset)
result <= 0;
else
begin
result<=n*factorial(n-1);
end
end
function[31:0]factorial;
input [2:0]operand;
reg [2:0]index;
begin
factorial = operand?1:0;
for(index = 2;index<= operand;index = index+1)
factorial =index*factorial;
end
endfunction
endmodule

Answer 1

是不是因为下面这个部分时序要求太高了，一个时钟要做超过250个循环迭代，verilog没法综合呢？

function[31:0]factorial;
input [2:0]operand;
reg [2:0]index;
begin
factorial = operand?1:0;
for(index = 2;index<= operand;index = index+1)
factorial =index*factorial;
end
endfunction
endmodule

追问

有可能是这个问题，那么这个问题该怎么解决呢？

追答

FPGA，你不要期待一个乘法器或者加法器能在一个clk周期内完成多次运算。一个clk周期完成一次加法，两个clk周期完成一次乘法是比较常规的选择。所以，把function里面的设计，老老实实用always结构写出来。如果你闲计算太慢，可以局部提高时钟频率来增加速度，也就是使用快慢两个时钟来设计。具体还是多学习多实践，实践出真知哈，哈哈！

Answer 2

将 reg[3:0] index 这个中间变量改成 reg[31:0] index 就可以编译通过