Question

modelsim 编译成功但是 status 显示 ？ 求大神帮忙

Answer 1

你的追问，是说你的需要仿真的文件里定义的端口和modelsim中的端口不一样多了。你看下把。估计是一处改了另一处没改。看看testbench中，是不是例化的时候，少了哪个端口了。

Answer 2

鼠标右击，选择编译顺序，调整编译顺序，将你的顶层文件的顺序调整到最前面，然后重新编译就显示对号了。

追问

非常感谢，按照你说的， 问题解决，现在有个新问题，希望再次帮忙，
# ** Fatal: (vsim-3365) D:/modeltech_pe_6.5/examples/fulladd4.v(16): Too many port connections. Expected 5, found 6.
# Time: 0 ns Iteration: 0 Instance: /stimulus_fulladd4/fa4_stiu/fa3 File: D:/modeltech_pe_6.5/examples/fulladd1.v
# FATAL ERROR while loading design
# Error loading design