Verilog HDL 我用max+plus ii 编译不过去，不知为什么？
moduleclock(out_1);outputout_1;regout_1;parameterCS=10,H=2,L=9;initialbeginout_1=1'b0...
module clock(out_1);
output out_1;
reg out_1;
parameter CS=10,H = 2,L = 9;
initial
begin
out_1 = 1'b0;
repeat(CS)
begin
# H out_1 = 1'b1;
# L out_1 = 1'b0;
end
end
endmodule 展开
output out_1;
reg out_1;
parameter CS=10,H = 2,L = 9;
initial
begin
out_1 = 1'b0;
repeat(CS)
begin
# H out_1 = 1'b1;
# L out_1 = 1'b0;
end
end
endmodule 展开
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非RTC代码，如果做仿真的话用modesim,如果不是这代码在硬件端也没有实际意义
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威孚半导体技术
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你可以具体说下你的编译错误是啥？
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