fpga 外部IO口可以作为外部时钟的输入吗??? 10
fpga外部IO口可以作为外部时钟的输入吗???为什么我一个IO口作为时钟输入,另外一个IO口作为输出,输出总是二分频呢?????...
fpga 外部IO口可以作为外部时钟的输入吗???为什么我一个IO口作为时钟输入,另外一个IO口作为输出, 输出总是二分频呢?????
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4个回答
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我也前也遇到过这样的问题,很费解 ,最好是把时钟接到时钟管脚上,或者外部加上驱动芯片把信号整形,这是信号时钟不是很好(边沿不是很清晰)造成的。阻塞赋值q<=clk 这样写是没用的!如果要这样赋值可以直接用等号,或者直接用线连起来。如 assign q=clk; 还有 你用的哪个FPGA芯片?不同芯片驱动能力不一样
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最好选择专用的时钟输入,在使用PLL和全局时钟是必须的,其它情况为了更好地SI,建议使用时钟输入pin。至于你仿真没有问题,我想问你是功能仿真,还是布线后仿真?如果方便的话,可以把源代码发给我帮你看下,这个问题应该很简单啊!邮箱:zhy56672368@126.com
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q<=clk这样写不行吗?使用了锁相环了吗?输入频率对吗?
追问
程序应该没有问题,我仿真过的,锁相环没有使用,要自己写,吗???输入频率正常
追答
时钟应该由时钟输入的专用引脚输入~我也是新手~还望其他大神指点~
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