Question

Verilog解决数电问题，希望各位达人帮帮忙了。

1.设计一个8位数字显示的简易频率计。要求：
①能够测试10Hz~10MHz方波信号；
②电路输入的基准时钟为1Hz，要求测量值以8421BCD码形式输出；
③系统有复位键；
④采用分层次分模块的方法，用Verilog HDL进行设计。

2. 用Verilog HDL设计一个4位LED显示器的动态扫描译码电路。要求：
①4个七段显示器共用一个译码驱动电路；
②显示的数码管清晰明亮，无闪烁现象发生。
求源代码

Answer 1

这个我有，你把你的邮箱给我，我发给你！！只是我的是以十进制数显示的，多加了个BCD译码器，，你可以自己去掉，重新连线就行了。大概原理是这样。首先基准时钟1HZ，待测脉冲10-10Mhz，刚好用8为数码管显示，在一秒钟之内，待测脉冲信号的次数，就是频率。所以后面有个该脉冲的计数器，后头再接一个锁存器。再接译码器。这些都可以自己写很简单,我也可以给你发过来。一秒信号结束，就自动锁存该数据，直到按下启动按钮，重新开始测量计数。

Answer 2

你这个题目1似乎有点问题，基准时钟太低了。如果直接用这个时钟是没法实现频率检测的，只有用高频的时钟来处理低频的信号才有物理可实现性。。当然。具体工程中，各个厂家也提供PLL，或者DLL的IP核来进行时钟倍频处理，但是就我所用过的FPGA器件而言，Xilinx和lattice的各型FPGA都从未看到过高达10,000,000倍的倍频系数的PLL或DLL，估计alter也没有。而且，基准时钟用1HZ，我也难以想象用的是什么晶振产生的时钟。。特么的还不如用机械按钮人工按呢，稍微抖快递都不止1HZ。
当然，如果你是手一抖少打一个G或者M的话，那还好处理一些

Answer 3

你这verilog是蔡觉平教的吧