数字逻辑:用74138实现全加器仿真设计,画出逻辑图

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New_SeA
2011-11-03
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工大的孩纸乃们伤不起啊,楼上的同握爪……
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上海矽旭微电子
2024-09-05 广告
数字IC设计入门需掌握数字电路基础,包括逻辑门电路、时序逻辑等。同时,熟悉Verilog或VHDL等硬件描述语言是关键,以便进行RTL设计。此外,了解EDA工具如Cadence、Synopsys等用于仿真和时序分析也至关重要。学习过程中,需... 点击进入详情页
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Ultron0
2018-07-13 · TA获得超过122个赞
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转发的:

首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器。全加器有3个输入端:a,b,ci;有2个输出端:s,co.与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端,即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci;将3-8译码器的3个使能端都置为有效电平,保持正常工作;这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表:(A/a,B/b,C/ci为全加器和译码器的输入,OUT为译码器的输出(0-7),s为加法器的和,co为加法器的进位输出)PS:假定译码器的输出为高电平有效。A/a   B/b  C/ci     OUT   s    co   0     0     0        0     0     0 0     0     1        1     1     0 0     1     0        2     1     0 0     1     1        3     0     1 1     0     0        4     1     0 1     0     1        5     0     1 1     1     0        6     0     1 1     1     1        7     1     1根据上面的真值表,可以设计出电路图:将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入,或门的输出作为加法器的和;将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入,或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析:当加法器的输入分别为:a=1,b=0,ci=1时,对应3-8译码器的输入为A=1,B=0,C=1,这是译码器对应的输出为OUT(5)=1,其余的为0,根据上面设计的连接关系,s=0,co=1,满足全加器的功能,举其他的例子也一样,所以,设计全加器的设计正确。

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百度网友913b3f3
2012-11-18
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- -张彦航的确知道- -#
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时山远雾1200
2011-11-02 · TA获得超过6万个赞
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楼上正解
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无私无私无所忧3384
2011-11-02 · TA获得超过5.2万个赞
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张彦航知道
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