Question

朋友那个基于FPGA的锁相环设计 你搞定了没有 我想问一下纯数字的锁相环 能进行40K的倍频吗

导师要求FPGA 40K倍频 看有些人说FPGA内部本身的锁相环达不到那么大的倍频 那要如何实现呢 请赐教
改一下 是1HZ倍成4KHZ 只要verilog能实现就行

Answer 1

是我没看懂题还是你们想得太难了？1HZ倍频到4KHZ，不一定只能倍输入的频率吧？提问者也已经说了，FPGA根本就通不入那么小的频率的，解决问题方法我觉得很多啊，1HZ不就是1S一个周期吗，那么我输出在1S中输出40K个周期不就可以了吗，方法我就不说，多的是，还有如果你不知道是1HZ倍成40KHZ，只知道倍频数是40K倍，这个你可以输入要倍的信号，进行采样后再倍频，如果你非要将1HZ当成输入频率，我只能告诉你必须通过一个外部电路将1HZ倍成FPGA可以输入信号，再倍频，提问者也提到FPGA PLL倍频数可能只有10倍，我记得好像也是最多这么多，具体没试过，不过你可以用几个PLL串起来倍频，现在FPGA3的一般都有4个，如果只能倍这么多？就只能倍这么多了。你导师没叫你只能用PLL倍频（也不可能的，明明频率就输进不了FPGA吗，除非外部用PLL倍到FPGA可能输入的频率）的话，为何要用PLL倍呢（定向思维）？ 我想你没有理解你导师的意思！

追问

是的 首先谢谢你的帮助！首先要求的确是1HZ倍4KHZ 不一定要用pll模块 我只是在想有没有可能用pll实现 如果不能我会想其他办法 现在我又想了一个思路自己先编一个数字锁相环（用verilog实现）然后配合分频器进行倍频 如果一个这样的模块不能实现 那就设计两个 一个倍200 一个倍20 问这样有实现的可能吗？ 暂时先不考虑硬件锁相环4046的问题，实在不行才考虑硬件4046 因为还得搭外围电路 参数配合 有点麻烦 谢谢了！

追答

唉！你怎么老是把问题想得这么难呢？这么一个简单的东西有必要写一个LES的PLL吗，先不说你设计的有没有BUG，即使对了这样即浪费资源又使设计复杂了，而且锁相环需要一些时间来锁存数据的，串接的话会带来意想不到的状况。方法我上面不是说了吗，请仔细的看完，so easy的。

不过用V语言写PLL我还真没试过，写出来了发给我看看，我也学习下。

追问

那个我现在又想了一下 我的倍频其实并不是时钟的倍频 不是说输入FPGA的频率 而是我的一个程序得到的秒脉冲要把它倍频成4KHZ 我的FPGA 的时钟输入频率是50Mhz固定的 那这个问题是不是就是你说的输出在1S中输出4K个周期的问题了？

追答

这个无所谓了，就是说你要倍频的信号先采样，假如采样值为4000。那么这个值缩小4000倍，那么他的频率不就是输入信号的4000倍了吗，不就把1HZ的信号倍成4KHZ了吗。你先自己想一下吧，实在不会我花几分钟帮你一个，参考一下。

回答这个好像没看见送分啊，- -

追问

奥 这个我得秒脉冲倍频之后 就是为了用于后续工作的采样 就是要求1s采4K点 再用采样把这个1s变成4K 是不是不妥啊

追答

看不懂你在说什么？

追问

能花几分钟做一个吗 我想参考一下 就是用采样做的 425376420@qq.com

追答

能点分吧，我帮你写了贴出来。告诉你另一种简单方法就是用DDS的IP核了。

Answer 2

FPGA逻辑只能分频，不能倍频。就是1HZ输出，输出4KHZ。数字逻辑做不到哦！

Answer 3

猜测：利用系统时钟分频，在FPGA中编写锁相环电路

追问

尝试了 用pll模块 但是输入频率有限制只能输入10——100MHZ 要求是1HZ倍频4KZ 能帮一下忙吗 425376420@qq.com 有没有给个程序

追答

I am so sorry