Question

verilog中如何在时钟的上升沿和下降沿分别对同一变量赋不同的值,

Answer 1

能不能在时钟上升沿与下降沿对同一变量进行取反操作
always@（posedge clk,negedge clk）
begin
a =~a;
end

always@(clk)
begin
a =~a;
end

我是初学者，不太清楚这样会不会违反什么东西。但我利用ModelSim功能仿真是正确的。

Answer 2

找个更高频率的时钟

追问

只有一个时钟怎么办

追答

PLL有么？生成一个？
不然是有些麻烦，看看能不能在这两数中找到什么共通点

Answer 3

always @ (posedge clk)
if(exp1)
a <= 1;
else
a <= 0;
always @ (negedge clk)
if(exp2)
b <= 1;
else
b <= 0;
always (*)
begin
case({a,b})
2'b01,2'b10,2'b11: out = data;
default: ;
endcase
end

Answer 4

always@(posedge clk)
@#$

always@(negedge clk)
#@!