Question

verilog 倍频程序

1HZ 倍频为4KHZ 求verilog程序 quartus pll模块似乎对输入频率有限制 求一个可用的程序

Answer 1

一般的FPGA里面有多个PLL, DLL模块, 用于产生高质量时钟信号,供特定单元使用.
基本的备频原理是由模拟电路提取低频的高次谐波, 再整形输出. 高次谐波衰减厉害,备频效率都不高.1Hz到4kHz是不可能一次完成的. 建议买个24MHz晶振挂在适当的时钟脚, 然后利用PLL分频.

Answer 2

谁要能用Verilog编出可以倍频的程序。就是神仙了！

追问

那该怎么办呢 请给个可行的方案 请赐教

追答

你要具体实现什么功能。

追问

我是想实现1HZ 倍频成4KHZ 现在想自己编一个数字锁相环然后配合分频器进行倍频 如果一个不能实现 准备进行倍频级联 设计两个这样的模块 一个倍200 一个倍20 问这样有实现的可能吗？ 暂时先不考虑硬件锁相环4046下的问题

追答

锁相环不只是数字电路。还有模拟部分。请问你怎么实现呢。
先把倍频原理搞懂。
看一下这儿能不能帮你。
http://zhidao.baidu.com/question/310916293.html?an=2&si=1

Answer 3

利用延时单元呗