Question

vhdl =>什么意思 跟<=有什么区别？

Answer 1

<=是Signal的赋值，=>是用于port map 子模块的例化比如：
U2 : ram1
PORT MAP (
clka => ram2_clk,
wea => wren2&"",
addra => wr_addr2,
dina => "0000"& ram2_data,
clkb => DSP_AMS3 AND DSP_ARD,
addrb => DSP_ADDR(13 downto 0),
doutb => ram2_q
);
在 case—when 语句里用到过
例如：case s is
when "00" => y<=a0;
when "01" => y<=a1;
when others=> y<=a2;

Answer 2

后一个是用于赋值的，如输出信号或者signal的赋值，但是不能用于variable，variable要用：=，这个的中文叫什么忘记了，还有就是简单的小于等于的意思
前一个是类似过渡的意思吧，指向表示运行该语句，如在when里面
CASE KBIN(8 DOWNTO 0) IS
WHEN K_F1 =>ENTMP<="100";
WHEN OTHERS => NULL;
END CASE;
上面这个例子还算清晰的表示了吧？

Answer 3

回答楼上，variable是变量的意思
=> 我只在 case—when 语句里用到过
例如：case s is
when "00" => y<=a0;
when "01" => y<=a1;
when others=> y<=a2;
前面的 => 表示指向或者执行的意思 后面的<= 就是赋值语句了
输出，out 也用<= 赋值