Question

verilog语言中 @(posedge iclk)和alway @(posedge iclk)的区别？

在task中写的……，需高人指点！

Answer 1

@（posedge iclk) 是指当iclk上升沿到来时只执行一次。

1. Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 

2. Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。

3. 现该版本只是对上一版本的修正。这个版本还包括了一个相对独立的新部分，即Verilog-AMS。这个扩展使得传统的Verilog可以对集成的模拟和混合信号系统进行建模。

4. 系统任务可以被用来执行一些系统设计所需的输入、输出、时序检查、仿真控制操作。所有的系统任务名称前都带有美元符号$使之与用户定义的任务和函数相区分。

Answer 2

@（posedge iclk) 当iclk上升沿到来时只执行一次，always则每次都执行

Answer 3

加了always的每次iclk上升沿到来时都会执行后面的代码~

Answer 4

没什么区别，@（）这个操作符一般都是和always一起用的

Answer 5

没见过这么写的