Question

硬件语言学VHDL还是Verilog好？

2个都学的话，先学那个比较好

Answer 1

其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是专用集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。
设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。
其实，从个人感觉上来讲，verilog比较容易理解和学习，也比较灵活，但是正是由于其代码的随意性，如果应用不熟练程序很可能会有较多bug，需要慢慢调试。而VHDL作为早期美国军方设计的语言，追求其完备性和规则的严密性，用它可以避免很多程序BUG的发生，但是相对的，代码编写量也会较大。
欢迎追问~

Answer 2

Verilog相比VHDL的话更接近C语言的思路跟风格；而我见过很多人在初学VHDL的时候很不适应那种思路。

二楼正解~~

Answer 3

Verilog比较基础，学起来快，学过C++的，学这个就更简单了 ，程序都能看得懂。还有Verilog语言是Altera公司编写的语言，在亚洲应用比较广泛