在verilog中用系统任务给存储器赋值 是怎么实现的？？
在verilog中用系统任务给存储器赋值是怎么实现的？？最好具体给出实例，因为这个在书上讲的很粗略，所以请一定结合实例说明哦！！谢谢各位啦！！！...
在verilog中用系统任务给存储器赋值 是怎么实现的？？
最好具体给出实例，因为这个在书上讲的很粗略，所以请一定结合实例说明哦！！
谢谢各位啦！！！ 展开
最好具体给出实例，因为这个在书上讲的很粗略，所以请一定结合实例说明哦！！
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1个回答
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系统任务可以把外部文件数据载入的存储器里
文件一行对应存储器一行
比如：
reg [ 7:0] TEST_MEM [15:0] ;//声明一个宽度8深度16的存储器
initial begin
$readmemh("H.txt",TEST_MEM);//以16进制方式读入H.txt文件
$readmemb("B.txt",TEST_MEM);//以2进制方式读入B.txt文件.
end
这个一般用来写测试代码，读入用户数据
百度文库搜这个，“北航泰斗夏宇闻老师经典力作 Verilog HDL 数字系统设计教程”，这个非常详细
文件一行对应存储器一行
比如：
reg [ 7:0] TEST_MEM [15:0] ;//声明一个宽度8深度16的存储器
initial begin
$readmemh("H.txt",TEST_MEM);//以16进制方式读入H.txt文件
$readmemb("B.txt",TEST_MEM);//以2进制方式读入B.txt文件.
end
这个一般用来写测试代码，读入用户数据
百度文库搜这个，“北航泰斗夏宇闻老师经典力作 Verilog HDL 数字系统设计教程”，这个非常详细
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