Verilog语法中case语句是不是只执行一条语句
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我猜你想问的是case （条件）
1：****
2：****
上面****是不是只能执行一条语句，是吗？
答案是，不是，可以执行很多语句。你用begin--end括起来就可以了。
1：****
2：****
上面****是不是只能执行一条语句，是吗？
答案是，不是，可以执行很多语句。你用begin--end括起来就可以了。
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默认是的。包括if else 也是一样。
但是可以利用begin end结构让其执行中间所有的语句。
不知道你是不是这个意思，欢迎追问~
但是可以利用begin end结构让其执行中间所有的语句。
不知道你是不是这个意思，欢迎追问~
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是的，他和c语言不一样，c语言是只要这一条满足条件，下满的语句都会执行
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补充2楼 貌似有多个条件成立时，执行最后一个
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