Question

verilog HDL语言编写统计16位二进制数中1的个数。

Answer 1

module Countnumber(a,result);
input [15:0]a;
output [4:0]result;
reg [4:0]cnt;
reg [4:0]width;
always@(a)
begin
cnt<=4'd0000;
for(width=0;width<16;width=width+1) //循环判断对应位是1则cnt=cnt+1；
if(a[width])
cnt<=cnt+1'b1;
end
assign result=cnt; //输出result为1的个数；
endmodule

Answer 2

module
Countnumber(a,result);
input
[15:0]a;
output
[4:0]result;
reg
[4:0]cnt;
reg
[4:0]width;
always@(a)
begin
cnt<=4'd0000;
for(width=0;width<16;width=width+1)
//循环判断对应位是1则cnt=cnt+1；
if(a[width])
cnt<=cnt+1'b1;
end
assign
result=cnt;
//输出result为1的个数；
endmodule

Answer 3

用有限状态机编写，试过吗