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module(clk,rst,cnt);
input clk,rst;
output cnt;
reg [7:0]cnt;
always@(posedge clk or negedge clk)
begin
if (!clk)
cnt<=8'b00000000;
else
cnt<=cnt+1;
end
endmodule
input clk,rst;
output cnt;
reg [7:0]cnt;
always@(posedge clk or negedge clk)
begin
if (!clk)
cnt<=8'b00000000;
else
cnt<=cnt+1;
end
endmodule
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