Question

verilog 有六个错误 初学者 自己编的 求大神指教

module count(out,clk,reset）；
define size 12;
output[size:0] out;
input clk,reset;
reg[size:0] out;
always@(posedge clk or negedge reset)
begin
if(reset==0)out<=12'h000;
else out=out+1;//计数
if(out==12'h331) reset==0;//判断是否为817
else reset==1;
end
end module

Answer 1

`define size 12//1
module count(out,clk,reset);
output[size-1:0]out;//2
input clk,reset;
reg[size-1:0]out;//3
always@(posedge clk or negedge reset)
begin
if(reset==0) out<=12'h000;
else begin
out<=out+1;//4
if(out==12'h331) reset<=0;//5
end
end
endmodule//6
呵呵，只有第四个错误，我改了下，希望楼上不要怪我。

Answer 2

`define size 12//1
module count(out,clk,reset);
output[size-1:0]out;//2
input clk,reset;
reg[size-1:0]out;//3
always@(posedge clk or negedge reset)
begin
if(reset==0) out<=12'h000;
else begin//4
out=out+1;
if(out==12'h331) reset<=0;//5
end
end
endmodule//6

Answer 3

define 用错了。。 看看书。。
out的位数和下面的不符。。。
endmodule 不可以分开写