Question

求高手帮我看看这个问题哪儿错了，一直不对。这是用verilog写的LED电子钟程序。小弟先谢谢大家了。。。

always @(posedge Scan_CLOCK)
begin
if(SECL == 9)//当秒的个位等于9的时候。
begin
SECL <= 0;
Scan_CLOCKL1 <= 0;//秒的个位向十位的进位信号置0。我是用下降沿触发。
end
else
begin
SECL <= SECL + 1;
Scan_CLOCKL1 <= 1;
end

改了好多次，都是显示Error (10170): Verilog HDL syntax error at Clock.v near text "always"; expecting "end"。。。
下面是定义：
reg Scan_CLOCK_L1;
reg [3:0] SECL;

Answer 1

很明显，就是少了个end

Answer 2

begin end要配套，在最后一个end下一行再加一个end

Answer 3

建议楼主每次先写begin
end
然后在中间加语句。

Answer 4

呵呵，貌似最后少了一个end