FPGA 如何产生一个时钟周期的延时?比如输入i，输出o，o要在i基础上延时一个时钟周期，忽略芯片自身延时。
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有赋值符号 <= 就可以了，这个符号是延迟一个时钟的。而 = 是不延迟的。
module(clk,i,0);
input clk,i;
output 0;
always @(posedge clk)
begin
0<=i;
end
endmodule
module(clk,i,0);
input clk,i;
output 0;
always @(posedge clk)
begin
0<=i;
end
endmodule
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module delay(clk,i,o);
localparam T = 10; // T 是你的一个时钟周期
input clk,in;
output out;
always @(posedge clk)
begin
#T; //在这里延时
out<=in;
end
endmodule
localparam T = 10; // T 是你的一个时钟周期
input clk,in;
output out;
always @(posedge clk)
begin
#T; //在这里延时
out<=in;
end
endmodule
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用assign语句 在out输出 赋值时前面直接加个延时单位时间就行
如： assign
#1 out=你的表达式
如： assign
#1 out=你的表达式
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不知道你只是要仿真还是要下载到cpld/fpga中
如果只是仿真，# t 就可以了，延时t个单位时间
如果只是仿真，# t 就可以了，延时t个单位时间
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