用verilog HDL 设计定时器
要求1、定时值分为100秒、60秒两档，利用开关set来选择；2、利用外部输入的秒时钟信号（1Hz），从按键start按下开始倒数计时（即减法计数）；3、利用2位共阴数码...
要求1、定时值分为100秒、60秒两档，利用开关set来选择；2、利用外部输入的秒时钟信号（1Hz），从按键start按下开始倒数计时（即减法计数）；3、利用2位共阴数码管，及时显示当前计时值；4、当定时时间到（即计数值为0）时，发出报警信号alarm（高电平有效）
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