Question

VHDL的序列检测器设计

设计要求：序列检测就是将一个指定的序列从数字码流中识别出来。设计一个“10010”序列的检测器。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。考虑码流为“1100_1001_0000_1001_0100”。

Answer 1

VHDL的序列检测器设计,源程序如下，仿真结果如图所示

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

--*----------------------------------------------------------------

entity seq_detector is    

port(clk : in std_logic;

       X : in std_logic;

       Z : out std_logic);

end seq_detector;

--*-----------------------------------------------------------------------------------

architecture arch of seq_detector is

signal shift_L : std_logic_vector(4 downto 0);

begin

P1 : process(clk)

begin

if clk'event and clk = '1' then

shift_L <= shift_L(3 downto 0)&X;

if shift_L="10010"then

Z <= '1';

else

Z <= '0';

end if;

end if;

end process P1;

end arch;

--*--------------------------------------------------------------------