Question

在allegro PCB和原理图的实时更新

在画PCB中（差不多已经布局好），在allegro PCB里删除了几个多余的电容，然后在原理图里删除了，但是重新生成网表导入网表出现了错误。我的PCB已经布局好了，我想PCB布局好的器件位置不变，而只是标号发生变化。我用的版本是cadence 16.6 导入更新的网表出现错误：
ERROR: "Retain electrical constrainton net" (retain_cns_on_net) mismatch between schematic (YES) and design(NO). Schematic must agree with design.
#1 ERROR(SPMHNI-175): Netrev error detected.
#2 Run stopped because errors were detected
怎么能够实现allegro PCB和原理图的实时更新，跪求大神指点。

Answer 1

我告诉你那里错了，你删除了元件，不可以再进行重新编号，重新编号的话，各个元件是无法定位的，有的原件的编号都改变了，所以肯定会出错的，所以你要么就重新画过PCB，要么就用原图，删掉元件不重新编号，这样才可以导入更新的

Answer 2

只要是从原理图导入最新的netlist就是实时的啊。 你是重新rename之后，再回标到原理图里面去了 ？

追问

我是直接从PCB和capture里面删除了，然后重新生成的网表，再次导入时出现了错误，这个错误应该怎么解决啊

追答

你只需要在capture里面删除，然后再导netlist 到allegro就可以了。

追问

我在capture里面删除了，然后重新编号，但是导入出现错误啊？ERROR: "Retain electrical constrainton net" (retain_cns_on_net) mismatch between schematic (YES) and design(NO). Schematic must agree with design.
这个图是导入时的设置

追答

你不要勾选 下面的实时同步到PCB，直接产生netlist之后，手动 import到allegro里面，或者是你把你原来PCB里你删掉的零件在place进来，然后用你的实时同步看看。

追问

我把原来删掉的PCB重新place,然后直接产生netlist,手动 import到allegro里面,导入网表时也出现上述错误。这个错误是什么原因造成的，Retain electrical constrainton net"是因为设置的电气属性吗，我之前在CM里面设置过电气属性，我又都把设置的电气属性删除了啊