Question

modelsim中信号一直处于高阻状态为什么？拜托拜托

`timescale 1ns/1ns

module test;

reg clk,reset,set,d;

wire q,qn;

dff_syn dff1(q,qn,d,clk,reset,set,);

always
begin

clk=1;

#5 clk=0;

#5 clk=1;

end

initial begin
reset=1'b0;set=1'b0;d=1'b0;

#10 reset=1'b1;set=1'b0;d=1'b0;

#10 reset=1'b1;set=1'b1;d=1'b1;

#10 reset=1'b1;set=1'b1;d=1'b1;

#10 reset=1'b1;set=1'b1;d=1'b0;

#10 reset=1'b1;set=1'b1;d=1'b1;

#10 reset=1'b1;set=1'b1;d=1'b0;

#10 reset=1'b1;set=1'b1;d=1'b1;

#10 reset=1'b1;set=1'b1;d=1'b0;

#10 reset=1'b1;set=1'b1;d=1'b1;

#10 reset=1'b1;set=1'b1;d=1'b0;

#10 reset=1'b1;set=1'b1;d=1'b0;

#10 reset=1'b1;set=1'b1;d=1'b1;

end
initial $monitor($time,,,"clk=%b reset=%b set=%b d=%b q=%b qn=%b",clk,reset,set,d,q,qn);

endmodule

module dff_syn(q,qn,d,clk,reset,set);

input d,clk,set,reset;

output reg q,qn;

always@(posedge clk)

begin
if(!reset) begin q<=1'b0;qn<=1'b1;end

else if(~set) begin q<=1'b1;qn<=1'b0;end

else begin q<=d; qn<=~d;end

end

endmodule

Answer 1

问题出在这一句：

dff_syn dff1(q,qn,d,clk,reset,set,);  //set后面多了一个逗号

应改为：dff_syn dff1(q,qn,d,clk,reset,set);    

已调试，可以成功！

另外，clk的写法有点奇怪啊，常规写法都是

always #5 clk = ~clk;