Question

学习FPGA用哪种硬件描述语言比较好

用Verilog 还是VHDL

Answer 1

　　学习FPGA选择VHDL或者verilog HDL。
　　其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。 当然，如果是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。

Answer 2

HDL概述
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。 国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。 从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。
VHDL简介 VHDL实例
VerilogHDL简介 verilog实例
其它HDL简介 :
ABEL
AHDL
硬件C语言
System verilog语言

选择VHDL还是verilog HDL？
这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。 当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。

学习HDL的几点重要提示
1.了解HDL的可综合性问题：
HDL有两种用途：系统仿真和硬件实现。 如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。 但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。 不可综合的HDL语句在软件综合时将被忽略或者报错。 我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。”
2. 用硬件电路设计思想来编写HDL:
学好HDL的关键是充分理解HDL语句和硬件电路的关系。 编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言。 要做到这一点，需要我们多实践，多思考，多总结。
3.语法掌握贵在精，不在多
30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。

HDL与原理图输入法的关系
HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。

HDL开发流程
用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：
1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件
2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）
3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内
5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真）
6.编程下载：确认仿真无误后，将文件下载到芯片中
通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了。

Answer 3

自己大学也花费了些时间学习FPGA，谈些自己的认识。学习FPGA，有两个需要选择，是学altera的还是XILInx的，这两个都接触过，我的认识是：入门学习学ALTERA，因为ALTERA的大学计划在中国比较成功，网上可以参阅的资料很多，遇到什么问题也好借鉴。学习一段时间后，可以向xilinx过渡，公司的高端产品一般是xilinx的FPGA。再就是verilog和VHDL，国内的教学资料大都是VHDL，但是公司里边用的还都是verlilog，verilog在国外使用很普及，所以语言学习果断选择verilog。verlilog学习建议看看夏文宇老师的书。

Answer 4

Verilog HDL
　　优点：类似C语言，上手容易，灵活。大小写敏感。在写激励和建模方面有优势。
　　缺点：很多错误在编译的时候不能被发现。
　　VHDL
　　优点：语法严谨，层次结构清晰。
　　缺点：熟悉时间长，不够灵活。
VHDL就是语法严格，显呆板，但是一旦语法检查通过，程序上出错的机会就比较小。VORILOG很灵活，类似C，比较容易上手，语法检查通过，程序也不一定正确。其实语言不重要，重要的是设计思想。只有这个两个语言中任意掌握一种就可以进行设计了。

Answer 5

verilog 比较容易上手。学起来比较快，因为结构跟C语言很相似。
我们公司要求使用VHDL，一个科室统一使用VHDL。
所以，你先选verilog学校硬件语言的思想吧！