CMT是什么意思
展开全部
一、时钟网络结构
时钟网络总体架构图
Clock Region(时钟域):FPGA内部BANK(模块)分成了很多个时钟区域,在区域内的时钟不与外部互联称为局部时钟网络。
Clock Backbone(时钟主干道):将FPGA芯片的结构分成了左右两部分,所有的全局时钟布线均要从此经过。
HROW(水平时钟线):从水平方向贯穿每个时钟区域的中心区域,将时钟区域分成上下完全一致的两部分。全局时钟线进入每个时钟区域的逻辑资源时,必须经过水平时钟线。
I/O Column :外部信号或时钟输入管脚。
CMT Backbone:对于相邻时钟区域的时钟布线,可以不使用珍贵的全局时钟网络,而使用每个时钟区域都包含的CMT Backbone通道。
CMT Column:每个时钟区域都包含一个CMT,一个CMT由一个MMCM和一个PLL组成。
GT Column:内含高速串行收发器。
区域时钟网络结构
上图为一个时钟域基本的连接结构,即被虚线分割的Clock Region。
全局时钟缓冲器(BUFG)能够通过HROW(水平时钟行)驱动所有区域
Backbone可以到达任意一个时钟区域,且BUFG通过HROW到达时钟区域内部的每个逻辑单元中。
BUFH即为水平时钟缓冲器,它相当于一个功能受限的BUFG,其输出时钟只能通过HROW在左右相邻的时钟区域内工作。
BUFIO即为IO时钟缓冲器,其输出时钟只能作用在一个时钟区域的IO寄存器处,无法在FPGA内部逻辑使用。
BUFR即为区域时钟缓冲器,其输出的结果只作用在一个时钟区域。
BUFMR即为多区域时钟缓冲器,其输出作用在本时钟区域,还可以通过CMT Backbone作用在上下相邻两个时钟区域。
MMCM、PLL即时钟管理模块,用来消除时钟的延迟、抖动以及产生各种不同频率的时钟。
CC即为外部时钟输入管脚,其管脚在内部可以连接到BUFG、BUFR、BUFIO、BUFH、MMCM、PLL等。
时钟网络总体架构图
Clock Region(时钟域):FPGA内部BANK(模块)分成了很多个时钟区域,在区域内的时钟不与外部互联称为局部时钟网络。
Clock Backbone(时钟主干道):将FPGA芯片的结构分成了左右两部分,所有的全局时钟布线均要从此经过。
HROW(水平时钟线):从水平方向贯穿每个时钟区域的中心区域,将时钟区域分成上下完全一致的两部分。全局时钟线进入每个时钟区域的逻辑资源时,必须经过水平时钟线。
I/O Column :外部信号或时钟输入管脚。
CMT Backbone:对于相邻时钟区域的时钟布线,可以不使用珍贵的全局时钟网络,而使用每个时钟区域都包含的CMT Backbone通道。
CMT Column:每个时钟区域都包含一个CMT,一个CMT由一个MMCM和一个PLL组成。
GT Column:内含高速串行收发器。
区域时钟网络结构
上图为一个时钟域基本的连接结构,即被虚线分割的Clock Region。
全局时钟缓冲器(BUFG)能够通过HROW(水平时钟行)驱动所有区域
Backbone可以到达任意一个时钟区域,且BUFG通过HROW到达时钟区域内部的每个逻辑单元中。
BUFH即为水平时钟缓冲器,它相当于一个功能受限的BUFG,其输出时钟只能通过HROW在左右相邻的时钟区域内工作。
BUFIO即为IO时钟缓冲器,其输出时钟只能作用在一个时钟区域的IO寄存器处,无法在FPGA内部逻辑使用。
BUFR即为区域时钟缓冲器,其输出的结果只作用在一个时钟区域。
BUFMR即为多区域时钟缓冲器,其输出作用在本时钟区域,还可以通过CMT Backbone作用在上下相邻两个时钟区域。
MMCM、PLL即时钟管理模块,用来消除时钟的延迟、抖动以及产生各种不同频率的时钟。
CC即为外部时钟输入管脚,其管脚在内部可以连接到BUFG、BUFR、BUFIO、BUFH、MMCM、PLL等。
Lizenzero
2023-11-06 广告
2023-11-06 广告
德国EPR是指生产者责任延伸制度。其基本原则是,对于在市场上投放包装商品的卖家而言,产品责任不仅针对产品本身,还包括所有外包装和(产品)部件,即那些消费者最终会丢弃的部分。根据德国当地法律规定,在生产者责任延伸制度原则下,卖家需要履行的有关...
点击进入详情页
本回答由Lizenzero提供
推荐律师服务:
若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询
广告 您可能关注的内容 |