用Verilog写的ROM存储器里面有memory类型变量在Modelsim里面仿真时看不见是怎么回事？求高手指点。谢谢
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是不是没有把这个memory定义成端口，要定义成输入或者输出，然后在测试文件中例化，就可以看见了。
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Step1：关闭所有modelsim窗口。
Step2：把安装目录或者用户根目录下.modelsim文件删掉，重启modelsim。
Step3：在modelsim图形界面中的Windows下拉菜单中点击reset。
Step4：看一下调用库里面的memory模型能看到不，如果可见就在检查一次代码。
Step5：还不行？
Step2：把安装目录或者用户根目录下.modelsim文件删掉，重启modelsim。
Step3：在modelsim图形界面中的Windows下拉菜单中点击reset。
Step4：看一下调用库里面的memory模型能看到不，如果可见就在检查一次代码。
Step5：还不行？
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这是一个计数器的verilog程序 module counter10(clk,q); input clk; `timescale 1ns/1ns，前一个表示你在tb里头写的数字的单位，后一个表示仿真
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要设置成端口
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