Question

VHDL 语言编程，检测两个周期信号是否同时达到上升沿或者下降沿变化

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY pulsesd IS
PORT ( CLK1: IN STD_LOGIC;
CLK2: IN STD_LOGIC;
CLK3: OUT STD_LOGIC);
END ENTITY ;

ARCHITECTURE ONE OF pulsesd IS
SIGNAL A: STD_LOGIC := '0';

BEGIN
PROCESS (CLK1,CLK2) BEGIN
IF RISING_EDGE(CLK1) AND RISING_EDGE(CLK2) THEN
A <= NOT A;
END IF;
IF FALLING_EDGE(CLK1) AND FALLING_EDGE(CLK2) THEN
A<= NOT A;
END IF;
END PROCESS;
CLK3 <= A;
END ONE;

这是我的程序，输入两个周期信号clk1和clk2，当clk1和clk2同时是上升沿或者下降沿变化时，中间信号A取反，并将结果从clk3输出，仿真的时候出现了错误：Error (10628): VHDL error at pulsesd.vhd(17): can't implement register for two clock edges combined with a binary operator ；Error (10658): VHDL Operator error at pulsesd.vhd(17): failed to evaluate call to operator ""and""； 是不是在同一个进程中不能同时检测两个信号的变化？这个程序改如何修改？不能的话请另外讲一个更好的方案，谢谢。

Answer 1

是的，在一个process中不能检测两个上升沿变化
可以用一个中间变量记录上一次的值就可以了，例如：
if(clk11='0' AND clk1='1') then --检测上升沿
clk11<=clk1;

追问

不是很明白，能否在我的程序上面修改一下，就是进程那块程序，谢谢

追答

ARCHITECTURE ONE OF pulsesd IS
SIGNAL A: STD_LOGIC := '0';
SIGNAL CLK11: STD_LOGIC := '0';
SIGNAL CLK21: STD_LOGIC := '0';
BEGIN

PROCESS (CLK1,CLK2)
BEGIN
IF(CLK11='0' AND CLK1='1') THEN
IF(CLK21='0' AND CLK2='1')THEN
A <= NOT A;
END IF;
END IF;

IF(CLK11='1' AND CLK1='0') THEN
IF(CLK21='1' AND CLK2='0')THEN
A <= NOT A;
END IF;
END IF;

CLK11<=CLK1;
CLK21<=CLK2;

END PROCESS;
CLK3 <= A;
END ONE;

Answer 2

你试试下面这样成不成：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY pulsesd IS
PORT ( CLK1: IN STD_LOGIC;
CLK2: IN STD_LOGIC;
CLK3: OUT STD_LOGIC);
END ENTITY ;

ARCHITECTURE ONE OF pulsesd IS
SIGNAL A: STD_LOGIC := '0';
BEGIN
PROCESS (CLK1,CLK2)
BEGIN
IF RISING_EDGE(CLK1) THEN
IF CLK2='1' AND CLK2'LAST_VALUE='0' THEN
A <= NOT A;
END IF;
END IF;
END PROCESS;
CLK3 <= A;
END ONE;

追问

不行，还是有问题Error (10819): Netlist error at pulsesd.vhd(22): can't infer register for A because it changes value on both rising and falling edges of the clock

追答

我刚刚用Quartus II编译了一下，通过了，没有错误提示。综合之后的RTL如下：

追问

我重新编译了一下，没有错误。这个语句从理论上也是可以行的，但是仿真的时候不能得到预期的正确的结果，这是怎么回事？

追答

正确结果什么样？我的仿真结果如下：

追问

两个信号周期相同的时候，结果是这样，我仿真过了，但是在两个信号的频率或者周期不相同的时候，结果就不一样了，

CLK1周期是40ns，CLK2周期是120ns，CLK3结果与预期的不一样，你帮我看看，谢谢了

追答

用频率低的clk上升沿做同步时钟，检测频率高的那个时钟信号的变化。将进程体的描述改成：

IF RISING_EDGE(CLK2) THEN
IF CLK1='1' AND CLK1'LAST_VALUE='0' THEN
A <= NOT A;
END IF;
END IF;