Question

Quartus ii 的.v文件和.sv文件有什么区别？

RT, .v文件和.sv文件在语法和功能上分别有什么区别么？哪位神仙给详细解释一下啊！

Answer 1

一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁定则是指设计者将某个模块或者某个网络指定在器件的某个位置。尽管有时序约束，但综合器也不能保证每次都能达到要求；而只有当逻辑锁定后，它能保证被锁定的模块在下一次综合不被改变。

　　事出有因，之前加进来的一个SPI模块，一开始是正常的，后来陆续在设计中加了一些模块，综合后，居然发现SPI模块工作不正常，奇怪的是，在我备份的几个版本中，有几个正常，有几个又不正常，而在这个过程中SPI模块从未被修改过。我想一定是综合器在捣鬼，后来我在SPI正常的版本上查看chip
planner中spi的布局信息，然后将其逻辑锁定，再添加新的模块进来，结果发现，SPI果然没有受到影响。

Answer 2

.sv文件是systemverilog的后缀，"SystemVerilog是一种由Verilog发展而来的硬件描述、硬件验证统一语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷，改善了代码可重用性，同时可以让验证工程师在比寄存器传输级更高的抽象级别，以事务而非单个信号作为监测对象，这些都大大提高了验证平台搭建的效率。"
感觉systemverilog在向C语言更靠近了一步。

Answer 3

.v 是verilog文件，.sv是system verilog文件，VIVADO中 sv是兼容verilog的，既在.v里编译system verilog的语法会报错，但在.sv中写verilog不会有错误。Quartus ii不清楚但想来也是一样的。我曾经想过如果sv向下兼容的话直接保存成sv文件这样喜欢用哪个用哪个，但是两个文件类型的编译库什么的是否一致，不清楚（不确定同样的语句在.v和.sv中是否一定会综合出同样的RTL）