Question

QUARTUS II，关于 VHDL语言 的问题。

为什么我们学校教的VHDL语言格式都是：
module ##（I，O）；
input I；
output O；
always
begin
......

而现在网上所写的格式却都是：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY czc IS
PORT(a,b:in bit;
s:in bit;
y:out bit);
end entity czc;
Architecture try_1 of czc is
begin
....

求解，并求前面那类的相关教程。

Answer 1

上面的是verilog，下面的是VHDL。。。
学校教的话简介部分都会提到的吧。。。。。。。

Answer 2

下面的是VHDL，上面的不认识，有可能是verilog HDL，学校教的好办呀，问老师嘛！

Answer 3

你上面的例子是Verilog，下面的才是VHDL。