VHDL语言使用实数时编译不能通过，求助谢谢了
我要做的是一个在每个时钟上升沿生成一个0-9的伪随机数的器件，但是好像一遇到实数类型编译就通不过。...
我要做的是一个在每个时钟上升沿生成一个0-9的伪随机数的器件，但是好像一遇到实数类型编译就通不过。
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1个回答
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你所用的VHDL综合器不支持综合real类型。
追问
恩恩谢谢 那VHDL的求余操作怎么用呢？？
比如if x求余7等于1
写if mod(x,7)=1 then 还是if x mod 7=1 then
追答
是后者：if x mod 7=1 then
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