Question

求问一个Verilog的问题

问题如下图最后两行程序，第一个时钟上升沿来临时，完成 C <= A + B;第二个时钟来临时完成 result <= (C >> 1); 为什么这两步是分为两个时钟,不是并行的么？不应该一个时钟，两个程序都走完么？

Answer 1

因为执行result<=(C>>1)的时候，这时的C不是C<=A+B的C，而是C在时钟上升沿的前一个值。
假设初始a=0101，b=0010，c=1011
第一个时钟上升沿来临的时候：C=0101+0010=0111 result=1011>>1=0101

追问

意思是always语句，运行两遍，还是begin end 内部顺序执行，造成这种原因的？