Question

在QuartusII中用Verilog写程序，怎么使用 测试模块？还是说得用其他软件？

有一个简单的模块代码和一个测试模块代码，之前一直用的quartus自带的 victor waveform file仿真，没有用过测试模块。该怎么用？
模块代码 文件名 compare.v

module compare（equal，a,b);
input a,b;
output equal;
assign equal =(a==b)?1:0;
endmodule

测试模块
‘timescale 1ns/1ns
'include "./compare.v"
module t;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 a-0 ; b=0;
#100 $stop;
end
compare m(.equal(equal),.a(a),.b(b));
endmodule

两个文件我都用.v 在编译时老说‘timescale 1ns/1ns
'include "./compare.v" 这两句有错误

Answer 1

timescale前面应该是`（数字键最左面的符号）而不是'
include也是同样的问题。符号不对

追问

谢谢！但是改了之后还有一个错误Error (10228): Verilog HDL error at compare.v(1): module "compare" cannot be declared more than once 还有测试模块好像不能在Quartus实现

追答

肯定不能。你要用专门的测试软件将代码写进去就可以了。测试代码和源代码不能写在一起的。