Question

初学cadence，生成网表没错，PCB导进时报错...求大侠指点... 谢谢！！

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#3 ERROR(102) Run stopped because errors were detected

netrev run on Feb 17 15:52:28 2012
DESIGN NAME : 'YUANLITU'
PACKAGING ON May 28 2006 22:05:31

COMPILE 'logic'
CHECK_PIN_NAMES OFF
CROSS_REFERENCE OFF
FEEDBACK OFF
INCREMENTAL OFF
INTERFACE_TYPE PHYSICAL
MAX_ERRORS 500
MERGE_MINIMUM 5
NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
NET_NAME_LENGTH 24
OVERSIGHTS ON
REPLACE_CHECK OFF
SINGLE_NODE_NETS ON
SPLIT_MINIMUM 0
SUPPRESS 20
WARNINGS ON

3 errors detected
No oversight detected
1 warnings detected

cpu time 0:00:23
elapsed time 0:00:01

Answer 1

你看看是不是你的元件设置封装的时候有问题。
如果你的pcb库路径不对，也会有warning。问题就是在你的sch设置的元件属性不能在你的pcb中找到正确的路径。

追问

谢谢啊，真的是封装引脚的问题，那我请问下，自制的机械孔是在哪添加进去的？