Question

求一个fpga高速信号采集设计方案

马上做毕业设计，课题是做fpga高速信号的采集，采样率100M，请高手给个大概方案，或者工作框图，我只做采集部分，也就是ad转换，然后给fpga，至于后面的数据处理不用做，谢谢大家
网上有方案是将转换后的数字信号给fpga后，还要通过一个fifo或者sram是怎么回事，如果是低速信号是不是就不用fifo模块了？还有就是高速信号的pcb布线应该注意什么？谢谢

Answer 1

其实基于FPGA的高速信号采集几乎都是相同的设计原理。就是先ADC采样信号，将模拟信号转换为数字信号，然后交由FPGA。而此时的FPGA需要写3个IP模块：
IP核1、控制ADC自动高速转换的状态机。其作用是实现高速100M的信号采样，就是一个循环的时序控制，让ADC转换一次完成之后由FPGA读出数据并将数据交由第二个IP核（FIFO缓存控制IP），然后立刻读取第二次数据。但是需要注意ADC芯片的选择，器转换速率必须要高于100MHZ。
IP核2、FIFO缓存控制核：如果说想要实现采集数据的高可靠性和稳定性的话，FIFO一般来说是必须存在的。FIFO的IP核判断ADC一次采样是否结束，如果结束，将数据存在FIFO的缓存区1。然后在第二次采样的时候让IP核3将缓存区1的数据读走然后清空缓存区1的数据，并同时将第二次读到的采样数据存进缓存区2，然后又将第二次读的数据让IP核3从缓存区2读走，同时ADC采样并存数据到缓存区1。（也就是说，FIFO分为两个缓存区，总是一个用来存储ADC转换后的数据，另一个用来让后面的功能模块读出上一次采样到的数据。两个是同时的。缓存区1和缓存区2交替工作。）
IP核3：处理数字信号的功能模块。你说到了你的任务是ADC转换这一块，所以IP核3你只需要交替读出FIFO两个缓存区的数据就OK。

回答你的补充问题：
1.低速是不是不需要FIFO模块？
答：FIFO其实无论是高速还是低速都可以省掉，只是为了系统的稳定性和采样速率的稳定性、采集数据的高可靠性所以次啊加的FIFO缓存器。
2.高速信号PCB布线应注意什么？
答：
1.电源滤波一定要做好，否则有纹波。
2.正电源(VCC)的所有线路最好用两根地线（GND）将它夹在中间，（如果整个板子都铺铜，这个可以不考虑）。
3.双面板需要将正反两面的走线方向垂直，可以减小EMC。
4.模拟电源和数字电源分开，地也一样。整个板子上的数字电源和模拟电源用两个个0欧电阻连接。（1个电源正，一个地）
5.最好铺铜。

追问

肯定是做这方面的高手，留个qq请教下行不？完了我请吃饭，呵呵

追答

185732552，两年前做过这个，技术交流。楼主说话要算数啊，我可饿着肚子在回答问题哦！呵呵呵！！！

Answer 2

视频VGA信号-->AD9888把模拟信号转换为RGB数字信号-->FPGA采集把数据送到芯片的FIFO里面-->从FIFO里面读取数据-->送到sram里面-->缓存了一整幅图像-->从sram里面读出图像处理
要注意信号的完整性，电磁兼容性啊大了去了，比如说串扰，敷铜接地，对布局布线，哪怕是退偶电容的位置都有关的