Question

EDA如何将VHDL设计文件打包成模块以便设计顶层文件？

Answer 1

不用什么打包直接在顶层文件component声明一下就可以直接使用了

追问

我是说利用vhdl文件来生成原理图器件，然后使用这些器件来设计原理图。
我已经弄明白了，不过还是谢谢你。