verilog语言的问题,我在verilog语言中定义一个reg变量不做赋值,在仿真的时候应该是xxx为什么是0呢??

而用modelsim仿真的话就是xxxx,请高手回答。... 而用modelsim仿真的话就是xxxx,请高手回答。 展开
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ppc68
2012-04-19 · TA获得超过581个赞
知道小有建树答主
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这跟软件是有差异的,做仿真的话建议还是用modesim
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