verilog语言的问题,我在verilog语言中定义一个reg变量不做赋值,在仿真的时候应该是xxx为什么是0呢?? 而用modelsim仿真的话就是xxxx,请高手回答。... 而用modelsim仿真的话就是xxxx,请高手回答。 展开 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog 语言 定义 reg 变量 搜索资料 1个回答 #热议# 不吃早饭真的会得胆结石吗? ppc68 2012-04-19 · TA获得超过581个赞 知道小有建树答主 回答量:1257 采纳率:100% 帮助的人:773万 我也去答题访问个人页 关注 展开全部 这跟软件是有差异的,做仿真的话建议还是用modesim 本回答由提问者推荐 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2012-11-09 Verilog在定义reg变量时可以初始化赋值么,比如reg... 20 2014-04-20 Verilog中reg赋值的问题 1 2011-03-10 verilog中reg变量赋初始值问题 70 2017-12-16 在c语言中没有对变量赋值,它的值是否自动赋0? 2011-08-17 Verilog赋值问题 11 2013-09-28 verilog reg 赋值问题? 22 2014-08-03 verilog语言,假如A=B+C,B跟C是reg变量,在a... 2014-03-22 verilog语言中reg类型直接赋值会有什么风险? 更多类似问题 > 为你推荐: