Question

用verilog语言设计一个十分频器，我需要程序。。。谢谢

Answer 1

module 10clk(
input clk,
output 10clk
);
reg[2:0] count;
reg 10clk;
always@(posedge clk)

if(count<3'b110)
count<=count+1;
else
count<=3'b000;
end
endmodule

没检查，大概就这么个思路，自己跑一下看看吧

追问

你好，再次麻烦你一下。用verilog语言设计一个24进制的计数器，十位和个位分别用8421BCD码表示。设计时要考虑级联，同时计数器具有异步复位信号，复位信号高电平有效。 麻烦您帮我接待一下谢谢

Answer 2

module fenpin (clkin,clkout)；
input clkin；
output reg clkout；
reg 【2：0】 cnt；
always @ (posedge clkin)
begin
cnt＜＝cnt + 1;
if(cnt==4) begin
clkout <＝~clkout；
cnt<=0；
end
end
endmodule