最近使用verilog对FPGA进行编程，遇到一个问题。当把一些的信号（比如输入信号，或INOUT信号）引出到测试脚 5
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分析一下是不是时序不满足要求造成的问题，或者是软件编译有问题，你可以把编译结果清空再让软件编译一下试试，你得说一下是什么样的不正常现象，这样才好推断。
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你的问题还没说完
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怎么会显示成这样呢？郁闷。。。。 问题是：最近使用verilog对FPGA进行编程，遇到一个问题。当把一些的信号（比如输入信号，或INOUT信号）引出到测试脚上时，整个就运行不正常了，当去掉这些测试信号后，就一切正常了。麻烦帮忙解决下！谢谢
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