verilog HDL中casex 语句的行为描述
modulePriorityEncoder(Select,BitPosition)input[5:0]Select;output[2:0]BitPosition;reg[...
module PriorityEncoder (Select,BitPosition)
input [5:0] Select;
output [2:0] BitPosition;
reg [2:0] BitPosition;
always @ (Select)
casex (Select)
5'bxxxx1 : BitPosition = 1;
5'bxxx1x : BitPosition = 2;
5'bxx1xx : BitPosition = 3;
5'bx1xxx : BitPosition = 4;
5'b1xxxx : BitPosition = 5;
default : BitPosition = 0;
endcase
endmodule
请高手帮忙吧这个源代码的行为描述写出来，十分感谢！ 展开
input [5:0] Select;
output [2:0] BitPosition;
reg [2:0] BitPosition;
always @ (Select)
casex (Select)
5'bxxxx1 : BitPosition = 1;
5'bxxx1x : BitPosition = 2;
5'bxx1xx : BitPosition = 3;
5'bx1xxx : BitPosition = 4;
5'b1xxxx : BitPosition = 5;
default : BitPosition = 0;
endcase
endmodule
请高手帮忙吧这个源代码的行为描述写出来，十分感谢！ 展开
1个回答
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坦白说 我觉得这个程序不是太严格 当出现11111时怎么办……
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2025-01-06 广告
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