modelsim创建了.vhd文件 但无法编译成功显示work(empty) 求大侠指点~
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新建工程和work库都有了,就是新建一个VHDL文件时,输入代码后不能编译,但是如果先复制一个编译好的VHDL文件在工程了,就可以显示status和编译仿真,请问这是为什么?
还有,以下是Transcript的出错信息:
# ** Error: (vish-19) Failed to access library 'work' at "work"
# No such file or directory. (errno = ENOENT)
或是新建文件type不对,改为VHDL再map到work库就可以编译了……-……
还有,以下是Transcript的出错信息:
# ** Error: (vish-19) Failed to access library 'work' at "work"
# No such file or directory. (errno = ENOENT)
或是新建文件type不对,改为VHDL再map到work库就可以编译了……-……
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