Question

FPGA闹钟verilog语言。

module Alarm(clk,amin,ahour,num1,num2,count2,countb,LD_alert);
input clk,num1,num2,count2,countb;
output [5:0] amin;
output [4:0] ahour;
output LD_alert;
wire LD_alert;
reg [5:0] amin=0;
reg [4:0] ahour=0;
assign ct2=(num1&clk)|(!num1&count2); //ct2 用于定时状态下调整分钟信号
assign LD_alert=(ahour|amin)?1:0;//指示是否进行了闹铃定时
always @(posedge ct2)
if(amin==59) amin<=0;
else begin amin<=amin+1;end
assign ctb=(num2&clk)|(!num2&countb); ////ctb 用于定时状态调节小时信号
always @(posedge ctb)
if(ahour==23) ahour<=0;
else begin ahour<=ahour+1; end
endmodule
这个程序怎么理解？
如何做功能仿真？

Answer 1

wire LD_alert这行是可以去掉的， output LD_alert就已经默认定义了wire类型。
因为你的程序没有给出硬件连接和信号定义，所以下面分析仅供参考：
num1和num2应该是连了两个电平敏感的按键，作为功能模式选择，按住num1时可调分钟定时，按住num2可调小时定时；调节的同时，计时仍在继续。
count2和countb分别是调节分钟和小时具体值的按键，按一下加一个数。
无论是否有手动调节，分钟amin和小时ahour都在向前走，溯源，其敏感信号是clk。
当小时ahour和分钟amin全部计满溢出（清零）后，LD_alart置1，闹铃响。

这个程序有个致命问题，小时和分钟之间没有进位关系，所以不能反映时间。