Question

VHDL := 什么意思

Answer 1

VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。

Answer 2

:=是为变量赋值。<=是为信号赋值。

Answer 3

变量赋值符号如: variable m: integer；m:=2;