Question

用quartus II 9.0写verilog程序

用case语句实现操作码的译码
输入a和b
要求opcode为00 01 10 11时
分别输出a/b a*b a+b a-b

最好告知下quartus具体操作

Answer 1

module tr(a,b,opcode,rst,q);

input a,b,rst,opcode;

output reg q;

always@(*)

if(!rst)

q<=0;

else

begin

case(opcode)

2'b00:q<=a/b;

2'b01:q<=a*b;

2'b10:q<=a+b;

2'b11:q<=a-b;

default:q<=1'bx;

endcase

end

endmodule

下面是综合出的电路

追问

哈？抱歉我没看到综合出来的+ -在哪啊= =
小白表示压力山大

Answer 2

module (a,b,rst_n,opcode,out_data);
input a,b; //输入信号
input rst_n; //复位信号
input [1:0] opcode; //编码输入，此处将操作码当做输入信号了，如果它本身不是输入信号，则可在别的module中对它进行设定。

output [1:0] out_data; //数据输出
reg [1:0] out_data; //输出寄存器
reg [1:0] c,d,e,f; //数据暂存寄存器

/*~~~~~~~~~~~~~~~~~~~数据运算模块开始~~~~~~~~~~~~~~~~~~~~~~~*/
assign c=a/b;
assign d=a*b;
assign e=a+b;
assign f=a-b;
//备注：乘法和除法最好要用quartus里面带的IP core来做，那样效果好些。不过我看你只是要功能，所以就这么写了

，功能也是能实现的。
/*~~~~~~~~~~~~~~~~~~~~数据运算模块结束~~~~~~~~~~~~~~~~~~~~~~*/

/*~~~~~~~~~~~~~~~~~~~译码模块开始~~~~~~~~~~~~~~~~~~~~~~~*/
always @(*)
begin
if(!rst_n)
begin
out_data=2'b00;
end
else
begin
case(opcode)
begin
2'b00:out_data=c;//当opcode为00时，输出c=a/b;
2'b01:out_data=d;
2'b10:out_data=e;
2'b11:out_data=f;
default:out=2'b00;//默认输出00
end
endcase
end
end
/*~~~~~~~~~~~~~~~~~~~译码模块结束~~~~~~~~~~~~~~~~~~~~~~~*/
endmodule

//quartus具体操作，本来是打算给你写上的，不过字数太多了，还要截图等等，太复杂，所以不写了。请自己网上搜索
，参照教程。

追问

begin
2'b00:out_data=c;//当opcode为00时，输出c=a/b;
2'b01:out_data=d;
2'b10:out_data=e;
2'b11:out_data=f;
default:out=2'b00;//默认输出00
end

这一部分有错误无法综合。。。
能否麻烦你测试好OK了给我呢？