Xilinx的ISE中IP核FFT 7.1计算输出不正确
ISE12.4和ISE13.4都试过了,是什么问题,它提供的IP核本身有问题吗,哪里能找到正确的initialbegin//InitializeInputsclk=0;s...
ISE12.4和ISE13.4都试过了,是什么问题,它提供的IP核本身有问题吗,哪里能找到正确的
initial begin
// Initialize Inputs
clk = 0;
start = 0;
fwd_inv = 0;
fwd_inv_we = 0;
scale_sch_we = 0;
xn_re = 0;
xn_im = 0;
scale_sch = 0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
end
initial begin
#10;
forever begin #5; clk = ~clk; end
end
initial begin
#100;
start = 1;
@( clk == 1) ;
#10 start = 0;
@( posedge clk ) ;
@( posedge clk ) ;
@( posedge clk ) #1 xn_re = 1;
@( posedge clk ) #1 xn_re = 0;
@( posedge clk ) ;
@( posedge clk ) ;
@( posedge clk ) ;
end
endmodule
直接对IP核测试,配置信号都是0,就相当于使用的默认值
配置选项使用的是输入输出都是16位的,scaled模式
xk_re和xk_im不是全0就是全1 展开
initial begin
// Initialize Inputs
clk = 0;
start = 0;
fwd_inv = 0;
fwd_inv_we = 0;
scale_sch_we = 0;
xn_re = 0;
xn_im = 0;
scale_sch = 0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
end
initial begin
#10;
forever begin #5; clk = ~clk; end
end
initial begin
#100;
start = 1;
@( clk == 1) ;
#10 start = 0;
@( posedge clk ) ;
@( posedge clk ) ;
@( posedge clk ) #1 xn_re = 1;
@( posedge clk ) #1 xn_re = 0;
@( posedge clk ) ;
@( posedge clk ) ;
@( posedge clk ) ;
end
endmodule
直接对IP核测试,配置信号都是0,就相当于使用的默认值
配置选项使用的是输入输出都是16位的,scaled模式
xk_re和xk_im不是全0就是全1 展开
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