Question

帮我看个Verilog程序，modulesim仿真显示

/*-----------------------用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。
--------------------*/
module statistics8(sum,data);
input [7:0]data; //input number
output [3:0]sum; //statistics number
reg sum;
integer i;
always@(data)
begin
sum=0;
for(i=0;i<8;i=i+1)
begin
if(data[i])
sum=sum+1;
else
sum=sum;
end
end
endmodule

/*-----------------------test---------------------*/
`define cycle 50
module statistics8_top;
reg [3:0]sum;
reg [7:0]data;
always #`cycle data=data+1;
initial
begin
sum=0;
data=0;
end
statistics8 m(sum,data);
endmodule

然后用modelsim仿真显示：Error: (vsim-3053) D:/EDA_Test/Quartus/statistics8_top.v(11): Illegal output or inout port connection (port 'sum').请问应该怎么修改

Answer 1

问题在这里：
output [3:0]sum; //statistics number
reg sum;
sum被定义为位宽为1的寄存器型，而又被定义位宽为4的输出，不是冲突了嘛！
改为
output [3:0]sum; //statistics number
reg [3:0] sum;

起码编译能通过了。
但是能否综合还难说。一看你的编写风格，就是个新手。这种写法不符合业界规范，综合后很费资源的。

追问

嗯，受教了~~~

Answer 2

testbench里面sum不能是reg型，只能是wire，因为是连线到输出端。

追问

改成wire也是显示这个错误，我感觉testench里面都可以reg吧，不然initial里面怎么初试化呢

追答

sum是实例的输出，你初始化它干嘛？
看来你还得学习一下基础知识。
可以进IC设计群来向其他人学习一下，群号：230961220

追问

嗯，谢谢你的提醒