Question

Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",

always @(iSW or temp)
begin
case(iSW[0])
'b0:[31:0]temp=[32:1]iSW^'b0;
'b1:[31:0]temp=[32:1]iSW^'b1;
default:[31:0]temp=[32:1]iSW;
endcase
end
错误处代码如上，本人初学者，提问前已经上网找答案半小时了，怎么检查都检查不出来，求指导。

Answer 1

这种错误一般要提供整个程序，单凭这几行无法判断错在哪里，根据本人经验，这个是最低级的错误，某句代码后面少了一个“；”。

Answer 2

使用变量的方式不对，如果用temp，定义时是input [32:1] temp，调用是是temp[32:1]=iSW[32:1]^‘b0；这样就对了

Answer 3

问问题之前能自己先想一下很好。
提示第10行发生了错误，具体是哪一行？
“[32:1]iSW”是什么意思？
这些代码是你自己写的吗？
还有，“'b0”这种写法不对，应该是例如“1'b0”这种格式。

追问

这个位置就是错误代码的位置，点过了，[32:1]iSW是输入啊，代码自己写的，'b表示二进制啊，会自动从左侧补全到32位的吧的吧

追答

没有这种写法，你把语法先好好看一下吧。