VHDL语言中 BEGIN、END、IF、ELSE、ELSIF是怎么用的啊? 高手详解(通俗易懂)。谢谢!!! 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 通俗易懂 vhdl 语言 begin end 搜索资料 1个回答 #热议# 不吃早饭真的会得胆结石吗? 匿名用户 推荐于2017-09-16 展开全部 begin时开始的意是,用在结构体中,进程下面也要有begin,end是结束的意思,实体,结构体及其他的语句都需要在尾端用END来结束,if,else,elsif都是顺序描述语句if语句里面单分支if语句 if 条件 then 顺序语句; end if;二分支if语句 if 条件 then 顺序语句; else 顺序语句; end if;多分支if语句 if 条件1 then 顺序语句; elsif 条件2 then 顺序语句; ...... else 顺序语句; end if; 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2017-09-26 vhdl中else if和elsif有什么区别 63 2016-06-03 在vhdl语句中begin...end之间的赋值语句和if语句是并行的吗? 10 2017-12-16 VHDL的IF语句是 IF THEN ELSIF 向上与怎么解释啊? 19 2014-10-23 VHDL语言IF语句问题 1 2018-03-07 VHDL 中多个if else的问题!!!!!!!!!!!!! 6 2011-04-18 急求!!!!!vhdl语言解释,越详细越好,我是一点看不懂。高手进。高悬赏! 2011-08-17 VHDL怎么实现并串转换啊?我这有程序看不懂,高手给详细解释下,谢谢 4 2014-11-21 VHDL中IF不考虑所有情况 会怎样 2 更多类似问题 > 为你推荐: