Question

用Verilog hdl语言计一个八位双向移位寄存器电路。

用Verilog hdl语言计一个八位双向移位寄存器电路。
设计要求：要求实现8位数据流的双向移位寄存器。 该寄存器有一个时钟输入端（clk）、一个同步清零端（clr）。信号串行输入（din），8位并行输出（dout）。在左移和右移按键的控制下，每个时钟周期内输出信号相应左（右）移一位，同时将串行输入的一位补充到输出信号的最（高）低位。
哪位高手请指点迷津。谢谢
需要可以用FPGA开发板的实现逻辑功能的代码
并可以用七段显示译码器显示。谢谢。

Answer 1

module fifo(clr,clk,din,LorR,dout)
input clr,clk,din;
input LorR;
output [7:0]dout;
reg [7:0] fifo;
assign dout=fifo;
always@( posedge clk)
if(clr)
fifo<=0;
else
if(LorR)
fifo<={fifo[6:0],din};
else
fifo<={din,fifo[7:1]};
endmodule
if

Answer 2

module
fifo(clr,clk,din,LorR,dout)
input
clr,clk,din;
input
LorR;
output
[7:0]dout;
reg
[7:0]
fifo;
assign
dout=fifo;
always@(
posedge
clk)
if(clr)
fifo<=0;
else
if(LorR)
fifo<={fifo[6:0],din};
else
fifo<={din,fifo[7:1]};
endmodule
if